测试芯片自动化设计和集成电路成品率提升研究

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  浙江大学博士学位论文 摘要 寸和测试阵列规模都具有良好的可扩展性,同时能够发现纳米级集成电路制造工 艺的多种缺陷; 4.深入分析了切割对多项目晶圆造成的成品率缺失,提出了一种基于模拟退火(SA) 算法的多项目晶圆布局规划方法,该方法充分考虑切割对芯片的损耗情况,利用 模拟退火算法自动计算出最优布局结果,能够减小切割损耗,提高多项目晶圆的 芯片成品率。 关键词 成品率;测试芯片;纳米级工艺;测试结构;自动化设计;多项目晶圆; 模拟退火:布局规划 II 浙江大学博士学位论文 ABSTRACT Abstract to International for by TechnologyRoadmap Accordingreport than thecontinued of hasenteredthe“More shrinking semiconductor Moore’era,and industry under28nm.Whenthe featuresizeof circuithasreachedthe of physical integrated stage much dimensionintonanometer of becomes scale,the manufacturing technology steps process andthe the defectcaused lossandthe: more expensive,whileprocess yield complex lossis themost sourceof design-basedyield becomingsignificant yield numberof rulesis increased、航mnodeof circleand design rapidly every technology of teststructures areneededtoachievecharacterizationanddetect unique perlayer yield defect. process Intheother fabricationcostsare into lland,IC turningextremely ontomicroelectronicswafersanumberofdifferent circui。t Wafer(MPW)integrates integrated from and fromvariousteams firms.students designs includingdesignsprivate universities.Itmakessensetosharemaskandwaferresourcesto inlow producedesigns is for and in costsareshared[ quantities,whichenoughexperimentstestingprototypestep.The alltheteams tothe wouldbe5%·10%ofthecostof by accordingchiparea,which MPWcanlowerthe riskandthethresholdformarketandhuman development entry achievea reticle canreducethe costand training.To proper floorplanning,whichdicing yield[ 10ss,is oneoftheresearchhot oflC becoming spots design. ontest and thesisstartsthe research Focusingchipdesignyieldimprovement,this following work: characteristicsofnanometer the scalemanufacture and 1.According technologyrequest ofdata of on rulesof analysisyieldimprovement,basedgenericdesign finishthe foreach ofteststructures.Befortest parameterizationtype prepared chip automation. design 2.Basedonthe ofteststructuresandrelationofdifferentin similarity layers createa finishe for rules,we design layoutgenerator,andlayout teststructuresasthe of variousof In types design test structuresareconnectedtoPAD short—flow finishthe chip,test directly.We of and realizetheauto and for modelingplacementrouting,and placementrouting test anefficientmethodoftest short—flow provides chip,which chiplayoutdesign. III 3·Ad·dressable test咖cture withmore array circuitand complex layout has design 1a塔e volume oftest hasa structures,whichstrict for request automation.Wea layout present modularunit basedmethodof scalabletest structure the arraydesign.By combining the devicesinto de、4ce。under‘test(DUT)and astandardmodular switching u11it.mis methodnot the four—terminal onlyimplements measurementtoensure the of accuracy the also reducesmask testing,but of significantly test consumption chips.The results demonstratedthatthe experiment windowcan process betrackedwiththose further the arrays,which andeffectivenessofthe proves accuracy design. presented 4.After ofthe loss deeplyanalysisyield of inMPWcaused chips bydicing,we a present noVel based for takes simulated。annealing MPW,which floorplanning chipdamage caused into consideration.This bydicing methodcanreducethe floorplanning dicing 10SSand the ofMPW. improve chipyield KeywordsYield;Test chip;Nanometerscale;Test structure;Layoutautomation; Multi—project wafer;simulated-annealing;floorplanning IV 浙江大学博士学位论文 致谢 致谢 岁月如梭,恍惚间在求是园经过了九个寒暑,进入超大规模集成电路研究所工作和 学习也己愈五年。回首过去五年的学习生涯,我曾经彷徨和沮丧,也曾经充满激情与喜 悦。我能够顺利走完这段终生难忘的旅程,离不开学校、老师、同学和朋友的帮助、关 心、理解与支持。 首先衷心感谢我的导师严晓浪教授这么多年对我的悉心关怀和帮助,严老师不仅为 我们的科研提供了非常良好的学习环境,而且慷慨地传授我们专业知识和做人的道理, 积极培养我们解决实际问题的能力,为我们个人的全面发展提供了一个宽广的平台。严 老师严谨的治学态度、博学的知识以及高尚的人格魅力使我受益匪浅。 其次我要感谢史峥副教授和郑勇军研究员,我的大部分学习和研究工作都是在两位 老师的指导下完成的。史老师和郑老师既我的学习指明了方向,又为我的研究工作搭建 了平台,非常感谢他们长久以来的细心指导和无微不至的关怀,使我能够不断的学习和 自我成长。他们的谆谆教诲,将使我终生受益。还要感谢马铁中研究员对我研究及实验 工作的辅导。感谢浙江大学超大规模集成电路研究所的何乐年、吴晓波、沈海滨、王国 雄、王维维、竺红卫、罗小华、张培勇、赵梦恋、黄凯、孟建熠等老师多年来对我的指 导和帮助。 同时,感谢一同在成品率提升项目组学习的同学们,他们是任杰、叶翼、潘伟伟、 胡雄、雄建、邵康鹏、刘得金、张腾、廖海涛,感谢他们对我学习和研究工作的支持和 帮助,同时感谢他们一起创造的和谐融洽的学习氛围。感谢研究所里同学给我的关心和 爱护:陈志坚、明朝燕、张鲁、程爱莲、张强、万明勇、陈超、车向勇、潘意杰、徐鸿 明、沙子岩、龚帅帅、傅可威、张欣、黄雪维、刘磊、项晓燕、申飞等。感谢陈晔师兄、 马碉师兄、何仙娥师姐、吕冬明师兄、郑丹丹师姐、杨神巍师兄、沈珊瑚师姐等对我的 耐心指导。感谢杭州中天微系统有限公司和杭州广立微电子有限公司曾经共同工作过的 员工:李春强、刘智力、刘兵、杨军、刘永利、王景澜、赵阳、杨广才、毛俊等,感谢 他们对我工作和生活的支持与理解。 感谢我父母近三十年的养育之恩,感谢他们无私的奉献和对我求学生涯的一贯支持。 感谢岳父岳母多年来的支持、关心和理解。特别要感谢我的妻子晶馨,感谢她四年来的 默默支持,分担我的痛苦、分享我的喜悦,感谢她不离不弃地陪在我的身边,相濡以沫 之情无以为报,唯有一生铭记、感恩。 最后感谢母校浙江大学对我九年的培养,感谢杭州中天微系统有限公司和杭州广立 微电子有限公司提供的良好实践环境,感谢求学生涯所有曾经给予我直接或间接帮助的 人们。 2012年4月求是园 浙江大学博士学位论文 图表目录 _一 ———————一———————————————————————————————————————一一- 图目录 图1.1后摩尔时代CMOS工艺尺寸趋势图(ITRS2011)……………………………….2 图1.2MPU中集成的晶体管数目增长趋势图(ITRS2011)……………………….2 图1.3 20111…………………………………3 CMOS工艺开发技术周期分布图(ITRS 图1.4简化的CMOS电路工艺顺序流程图……………………………………………..4 图1.5成品率缺失分布趋势图……………………………………………………………7’ 图1.6成品率缺失来源及机理分布图……………………………………………………8 图1.7用于CMP评估的测试结构………………………………………………………..9 20111...……………………………..10 图1.8集成电路新技术产品开发技术周期(ITRS 图1.9多项目晶圆示意图…………………………………………………………………11 图1.10切割街区示意图………………………………………………………………….12 图1.11多项目晶圆布局和切割示意图…………………………………………………13 图2.1CMOS管截面图…………………………………………………………………16 图2.2CMOS技术最小特征尺寸和晶体管数目趋势图……………………………….17 图2.4一个光罩区域内不同开发和制造阶段中测试芯片和测试结构示意图………20 图2.5传统测试结构设计示意图………………………………………………………..22 图2.6PAD金属与测试结构连接方式…………………………………………………22 图2.7测试结构和测试设备的互连……………………………………………………..23 图2.8探针卡示意图………………………………………………………………………23 图2.9探针卡扎针示意图…………………………………………………………………24 图2.10测试机及其工作原理示意图……………………………………………………25 图2.12一维测试阵列示意图……………………………………………………………27 图2.13二维阵列示意图………………………………………………………………….28 图2.15某制造厂商工艺开发中版图设计和掩模数据准备时间分布统计图………。31 图3.1 图3.2同类实验设计的MOS管版图示意图……………………………………………34 图3.3 图3.4 Chain结构主要实验设计参数示意图………………….36 Serpentine结构及Via 图3.5Ⅵa Chain和Serpentine结构俯视图:a,Via ………………………………………………………………………………………………………………………一36 图3.6设计规则示意图……………………………………………………………………37 VIII 浙江大学博士学位论文 图表目录 图3.7 图3.8 图3.9 图3.1O环形振荡器结构参数化实例:a,基本单元;b,整体结构图示…………..40 图3.11版图生成器架构图………………………………………………………………..41 图3.12 图3.13 图3.15MOS管测试结构参数化建模示意图……………………………………………45 图3.18测试芯片自动化设计工具架构图………………………………………………49 图3.19测试芯片版图自动化设计流程…………………………………………………51 图3.20测试结构布局布线建模…………………………………………………………52 图3.21最短路径图示…………………………………………………………………….53l 图3.22测试芯片自动化设计工具界面…………………………………………………56 图3.23测试芯片版图的自动化产生……………………………………………………57 图3.24测试芯片版图设计时间对比……………………………………………………58: 图3.25 图4.1可寻址测试结构阵列架构………………………………………………………..61 图4.2测试结构的测试电路原理图……………………………………………………..62. 图4.3电阻测试四端测量法配置图……………………………………………………..63 图4.4模块化单元在阵列中示意图……………………………………………………..64. 图4.5模块化单元外围电路参数化建模………………………………………………..65 图4.6传输门器件参数化示例…………………………………………………………..65 图4.7模块化单元布局布线建模………………………………………………………..66 图4.8开尔文结构和梳状结构的模块化单元版图…………………………………….67 图4.9测试结构阵列设计示意图………………………………………………………..68 图4.10相邻单元共用传输门器件示意图………………………………………………68 图4.1l测试结构阵列1模块化单元标准尺寸示意图…………………………………69, 图4.12基于45nmCMOS工艺的测试结构阵列版图…………………………………70 图4.13不同通孔类型的链状结构后仿真电阻值与测量值分布图…………………..71 图4.14含通孔链状结构发现缺陷示意图………………………………………………..73 图…………………………………………………………………………………………………………………….73 图4.16金属层蛇状与梳状组合结构及其发现的大尺寸缺陷示意图………………..74 IX 浙江大学博士学位论文 图表目录 图5.1 MPW流程示意图………………………………………………………………….77 图5.2 图5.3机械式金刚石切割划片,a示意图;b实物图…………………………………..78 图5。4晶圆切割划片时切割线示意图…………………………………………………..79 图5.6布局规划Floorplan类型:a,Slicing 1 floorplan;b,Non.slicing 图5.7可切割布局规划的表达方式(a)SlicingFloorplan,(b)Slicing 图5.8偏正的可切割树Skewed Tree示意图…………………………………..8:3 Slicing 图5.9三种调整波兰表达式的方法……………………………………………………..85 图5.10减小多项目晶圆切割损耗的布局规划设计流程………………………………87 图5.12最小切割宽度和芯片周边宽度上限示意图……………………………………89 图5.13模拟退火过程流程图……………………………………………………………93 图5.14第四种波兰表达式调整方法…………………………………………………….94 图5.16 X 浙江大学博士学位论文 图表目录 表目录 表2.1纳米级工艺关键测试驱动力、挑战和机遇列表………………………………29 表3—1MOS管建模参数列表…………………………………………………………….46 表3.3 MOS管实验设计参数电子表格(DOE 表3—4测试结构布局布线电子数据表格范例………………………………………….53 表4—1两测试结构阵列基本数据统计表……………………………………………….70 表4.2方块电阻和接触、通孔电阻测量统计表……………………………………….71 表5.1实验设计的3种案例中各芯片的需求产量表…………………………………..96 表5.2 3种实验案例切割组分组情况表………………………………………………97 表5.3晶圆消耗数目及光罩面积统计表……………………………………………….99 表5.4芯片实际产量统计表……………………………………………………………一99 XI 浙江大学博士学位论文 刖吾 第一章前言 1.1引言 到达了空前的高度。集成电路技术和以其为基础的信息技术(IT)产业的发展水平,已经成 为衡量一个国家经济发展水平和综合国力的标准。集成电路的集成度和性能在过去的半 一Gordon Moore提出了摩尔定律,即指出每个十八个月,集成电路的集成度(单位面积 上晶体管的平均数目)就翻一倍,计算机性能将提高一倍;同时其产品价格将降低一半。 than 如今,集成电路发展已经进入了“后摩尔”(MoreMoore)时代,集成电路的最小特 征尺寸不断缩小。图1.1是由ITRS(Intemational for TechnologyRoadmap 201 至将到达22nm以下,集成电路工业已经全面进入纳米时代。同时,芯片的集成度在不 间,MPU中集成的晶体管数目以每两年翻一番的速度在增长,而之后的十年内也将以每 三年翻一番的速度继续增长,如图1.2所示。集成电路“后摩尔”时代的到来,必然要求集 成电路的制造技术也随之进入“后摩尔”时代。更小的特征尺寸要求更加复杂和精细的制 造工艺,任何制造过程的系统和随机误差,以及工艺参数的细微差别都将导致电路性能 的差异和导致芯片失效,降低芯片的成品率,提高生产成本。成品率提升已经愈来愈成 为集成电路制造的一个巨大挑战。 :断江大学博士学位论文 日U吾 ”器oo签舒霆∞麓。》筑啦~瓣嵇蕊够蝴嚣}l#*%德 图1.1后摩尔时代CMOS工艺尺寸趋势图(ITRS2011) 2011) 图1.2MPU中集成的晶体管数目增长趋势图(ITRS 与此同时,随着CMOS工艺节点的不断减小,工艺开发的技术周期越来越长,投入 1年工艺开 2011公布的从1998午至201 的人力成本和时间成本不断增加。图1.3是ITRS 发技术周期和工艺节点尺寸分布图[1]。从图中可以看出,工艺开发周期随着工艺节点的 减小和s_-g复杂度的增加也随之相应的增加,已由当初的3年一周期增加到4年一周期, , 浙江大学博士学位论文 目u舌 发实验,在保障成品率的前提下减小工艺技术周期,也是当前的研究热点之一。 雨磊-;琢雨丽磊丽面丽丽i弱丽耵百冠鬲丽两丽忑i一‘ 图1.3 CMOS工艺开发技术周期分布图(ITRS2011) 1.2研究背景 1.2.1集成电路制造工艺流程 CMOS工艺需要经过许多工艺步骤来完成,每一步骤包含一系列基本操作。其中许 简化图,其主要步骤和操作有[2】: 浙江大学博士学位论文 前言 硅晶圆准备 1Ir I定义有源区刻蚀及在绝 j缘沟槽中填充氧化物 上 阱区离子注入 1lr l淀积及形成多晶硅层 上 I源区和漏区及衬底接触 的离子注入 一 上 【形成接触和通孔窗口 淀积及形成金属层 图1.4简化的CMOS电路工艺顺序流程图 硅晶圆准备 集成电路制造工艺的基础材料是一个单晶轻掺杂的硅晶圆片。硅晶圆片直径一般为4—12 英寸(10.30cm),厚度约为lmm,通过把一个单晶锭切成薄片得到。 光刻 光刻是指在工艺步骤中,芯片的某些区域采用合适的光掩模遮蔽起来,从而使所需进行 的工艺步骤能够有选择地应用到芯片的其余区域。通过光刻可以将电路版图层逐层转移 到硅晶圆表面。光刻应用于生产工艺的整个过程中,包括氧化、刻蚀、金属和多晶硅淀 积以及离子注入。 扩散和离子注入 CMOS工艺中源区、漏区、阱和衬底接触的形成,多晶掺杂以及器件阈值的调整等都要 求改变材料某些部分的掺杂浓度。改变掺杂浓度的方法一般有扩散和离子注入两种。在 这两种工艺中,需要掺杂的区域暴露在外,而晶圆片的其它部分则用一层缓冲材料覆盖, 一般为Si02。 4 浙江大学博士学位论文 前言 ————————_——————————————————————————————————————————————————————一———————————————————_●-——_-●__—_—-——_—一 淀积 任何一个CMOS工艺都需要在整个晶圆片表面上反复淀积材料层,以作为一个工艺步骤 的缓冲层,或者作为绝缘层或导电层。比如形成氧化层的Si02,用作形成场氧和注入时 的牺牲层的Si3N4;多晶硅的淀积以及用于做互连层的金属淀积等等。 刻蚀 材料一旦淀积之后,就可以用有选择的刻蚀来形成如连线或接触孔这样的图形。刻蚀工 艺有湿法刻蚀和干法刻蚀两类。湿法刻蚀是用酸或碱溶液刻蚀,例如在刻蚀Si02时常常 使用氟化铵缓冲的氢氟酸。干法刻蚀也叫等离子刻蚀,是今年得到很大发展的刻蚀方法。 干法刻蚀时晶圆片被放入一个刻蚀设备的操作腔,并使之带上负电荷。操作腔被加热到 100摄氏度并抽真空,然后充入带正电荷的等离子体(通常是氮气、氯气和三氯化硼的混 合物)。两种相反的电荷使快速移动的等离子分子排列成垂直方向,形成一种微观的化学 和物理的“喷沙”效应,以此去掉暴露在外的材料。 平面化 平面化是为了保证半导体表面的平整度,保证其上能够可靠地淀积材料层。现代CMOS 工艺中有很多形成图层的金属互连层一层叠一层,每当在绝缘的Si02层上再淀积一层金 属层之前都必须有一个化学机械抛光(CMP)的步骤,将表面进行平面化。 1.2.2集成电路的成本与成品率 芯片的成本取决于在一个硅晶圆片上完好芯片的数量以及其中功能合格的芯片所占 的百分比。功能合格的芯片所占的百分比称为成品率。所以: 芯片成本=虿覆趸者蓍篓鬟粪淼 每个硅晶圆片上的芯片数目与芯片的面积成反比,芯片面积越大,每个晶圆片上的芯片 数目越小。因此减小芯片面积,可以减少芯片成本。 但是,除了芯片面积之外,芯片成本还取决于芯片的成品率(Y)。芯片成品率越低, 芯片成本越高。因此,提高芯片成品率是减小芯片成本的一个关键因素。 传统的芯片成品率模型如下[3-9】: 浙江大学博士学位论文 翮吾 口Poisson Model = 卜 = Binominal k 口Negative 口 Model Murphy = 卜 ,= 口 Bose.Einstein 辟 口 Measuring layersusceptibility Bose-Einstein 玎。r。 using Model 姜口兰姜 在以上成品率模型中,A代表芯片面积,D是工艺制程缺陷密度(单位是缺陷数目 个制程有非常大的帮助,但是它对于纳米工艺的芯片成品率却存在内在缺陷,主要包括: 1).针对独立层的成品率无法验证 21.设计因素无法考量 纳米米工艺下的成品率模型的趋势是采用关键面积分析,其核心技术就是既考虑设计因 素也考虑缺陷密度。 综上,减小芯片成本的一大关键因素是提高成品率,而成品率的提高取决于工艺制程 的缺陷密度D,缺陷密度越小,成品率越高,芯片成本越低。 1.2.3成品率缺失 集成电路芯片成品率缺失(Yield 品率缺失分布趋势图[10]。制造工艺缺陷按照其来源及机理可以分为随机缺陷和系统性缺 陷两大类,系统性缺陷又可以分为掩模及新材料缺陷和设计缺陷两大类[10】。由图中趋势 6 筹熹篆等丽西磊磊藤丽丽砾丽丽甄最‘ 重不断加重,设计缺陷造成的成品率缺失占系统性缺陷造成的成品率缺失的比重呈增加 01。 趋势。图1.6是成品率缺失的来源和机理的详细分布图【1 通常,设计测试芯片和测试结构来评估关键参数、关键图形和预估成品率,是现代集 成电路设计和制造中提升成品率的行之有效的方法[11—14]。技术和设计成熟的测试芯片, 能够根据所需测试的参数或形状[15],在尽量少的人工测试干预及转换的情况下,自动冤 成测试实验,所得测试实验数据能够清楚地反映真实结果和趋势,实现对工艺缺陷的精 确定位和监测,辅助选择和确定工艺参数,减小缺陷密度,使制造工艺趋于成熟和稳定。 ∞ 4{Random j Defects 瓣 、 鼢 l l l$涔t孽m溅ic 羚 {Defect臻 l 豁 j 潞 噤{;v蛩一豁墨Ⅳ蝣_卷—D‘数 耱 ∞ 嚣 250 180 莲30 350 节谚溯∞io粼豹潮瞒(nmj 图1.5成品率缺失分布趋势图 浙江大学博士学位论文 日U舌 ● 霉‘ 1m£掩崩靠辆}l、f津煞翳煅端鼬斡枣掣s #懈蚶埔#蜘毒{巍v鲥s档铽堰羲 奠 ●毋l—◆ =。瑶雠童鑫辫鞋封#《u# V德梅}}u}女 {辑瞻r尊t,斡!络#{ t》毒糠枣一拜馥《P协霉} 盎如礴暂i鑫{蛙l■}.春 0ln学趣ii‘毒r孽 碡##镍{埘臻审#碡 P,鼎耙嚣霉俄r秘 D博}净艘鹂C 畦々n罄避, C0譬争fl玺r耐 择肆端辩奄{n嚣辑蛰肄 、{睁稿#静射礴嵇缸 堪rive拜蕾瞧 k母拜≤g渤释f 愀鬻黧一 p黝$瓣n犯∞) 嚣霪黧㈣≯徽麟~辫驴 烹蚤鐾 烹篡黯 棼隐鑫凌 烹黧一 图1.6成品率缺失来源及机理分布图 以掩模缺陷导致的成品率缺失为例,我们可以设计测试结构用于监测如下效应: 1.Corner rounding 2.Endoflineback pull and linew4dth 3.Densitypatterndependent and via 4.Densitypatternopening 5.OPC on features impactdigitized 图1.7是一个用于评估图形密度对制造工艺中CMP(化学机械抛光)影响的测试结构, width)和线间距(Line 通过对线】。通常,一个良好设计的测砜、,心-14-片可以成为提升成品率的有效手段,特别是在工 艺制程开发的早期阶段,对成品率提升有着无可比拟的辅助作用。 浙江大学博士学位论文 月U舀 图1.7用于CMP评估的测试结构 1.2.4测试芯片设计面临的问题 根据ITRS2011的报告,如果以第一篇新技术文章面世开始计算,集成电路新技术产 品从基础技术研究、工艺开发到产品开发的整个技术周期已经长达15年,而其中在工艺 开发和产品开发分别各需要36个月的时间[1】,如图1.8所示。如何减少技术开发周期, 问题。 而工艺开发很重要而且不停循环进行的一个工作就是通过设计测试芯片来检测工艺 缺陷、评估器件性能、使工艺制程更加稳定和成熟,提高芯片的成品率。鉴于此,测试 芯片设计有如下几个特点:首先,测试芯片设计是一个贯穿于整个工艺开发过程的工作 『21],需要不断设计、实验和测试,直到工艺达到稳定和成熟的高成品率阶段为止;其次, 由于工艺制程复杂和成品率缺失来源繁多,要精确检测和定位,需要设计数目庞大的测 的时间内完成如此大工作量的设计,是测试芯片面临的一大问题之一。当前集成电路制 造业普遍采用的方式是通过人工的方式手动完成所有结构的版图设计,需要大量的人力 投入,而且时间周期长。 9 浙江大学博士学位论文 前言 。~———————————————————————————————————————————————————一~ 20K 2薮 200 20 —e_oo至、协k◇‰∞、§~m£》~◇ 2 一96 .72 鹕/滤,囊蠡蘸黼 熬震四田 囡囡圈 盈 图1.8集成电路新技术产品开发技术周期(ITRS 2011) 1.2.5多项目晶圆及其对成品率的影响 随着制造工艺水平的提高,在生产线上制造芯片的费用不断上涨,一次0.6微米 到达纳米级别工艺时,流片费用已经高达百万级别,如一次45nm工艺的生产费用需 要近200万元。如果设计中存在问题,那么制造出来的所有芯片将全部报废。这对 于处于原型设计、测试阶段的项目来说,无疑成本过高。为了降低成本,我们一般 采用多项目晶圆。 多项目晶圆(Multi Project 片面积分摊,成本可降为单独进行原型制造成本的5%一1 更倾向于接受量大的晶圆加工服务,多项目晶圆则为小批量生产提供了有效的途径。 10 浙江大学博士学位论文 日u吾 l————————————————————————————————————————————————————一● 图1.9多项目晶圆不意图 对于纳米级制造工艺,MPW己经不仅局限于原型设计、测试阶段的项目了。许多产 量较小的产品项目,以及一些小公司、科研机构的流片项目,为了节省资金,都倾向于 分摊了制造费用的同时,也降低了每片晶圆上可以得到的芯片数目。如何能在MPW项 目中提高每片晶圆可以得到的芯片数目,对于提高lVIPW产品的成品率,降低单片芯片 价格,提升产品的价格竞争优势具有重大意义。 在实际的晶圆生产过程中,晶圆的整个区域被划分为多个相同的Reticle,每个 50um的间隙,此间隙被称之为切割街区(Saw O 们之间留有80um至1 Saw) 所示)。将每一个具有独立电气性能的芯片分离出来的过程叫做划片或切割(Dicing 『261。 割方式下,金刚石刀片(Diamond 街区部分,同时,承载着晶圆的工作台以一定的速度沿刀片与晶圆接触点的切线方向呈 Water)冲走[281。 直线运动,切割晶圆产生的硅屑被去离子水(De—ionized 浙江大学博士学位论文 胃U吾 。}. 蕊 厂、\ ’辫 // 口口口 \\ 口口口 }¨ -q0口 口口口口口口 口口口 ]口口口口口 口口口 ]口口口口口 口口口 口口口口口口 ]口口 ]口口口口口 ]口口 口口口口口口 口口口 口口口 口口口 。\\ 口口口 /。 / 切割街区 图1.10切割街区示意图 由于以上晶圆切割工艺的限制,切割的起始与结束位置只能够是整个晶圆的边缘, 综合会导致其中部分芯片被人为切割损坏。易见的是,不仅仅在晶圆切割阶段切割刀位 地影响最终的芯片成品率。 1.2.6多项目晶圆成品率提升 对少的良品,导致了总的良品率也较低。如图1.11所示的布局方案,只有芯片4、芯片5 和芯片8可以切出完好的裸片(Die),其余芯片都将成为废片。 12 浙江大学博士学位论文 日U吾 Retiele(m敬露『) Goodb.翁re,d酶 图1.11多项目晶圆布局和切割示意图 Street,优先保证该种芯片不会因为切割原因而损坏。 经过且只经过该种芯片周围的Saw 但显然在一个Reticle上重复放置同种芯片的方案不是最适合于多项目晶圆切割的情况, 而后一方案是仅限于对切割的优化,在实现减少切割时晶圆所需数量的目标上仍有很大 的局限性。 的面积,又必须充分考虑晶圆切割导致的芯片损耗,以期得到数目最多的完好的裸片, 减少晶圆数量,提高生产效率。 1.3研究内容、创新点及论文安排 本文以纳米级集成电路成品率提升为切入点,依托国家重大科技专项“极大规模集成 电路制造装备及成套工艺”的“45纳米集成电路成品率增长和可制造性设计”课题,主要研 究用于成品率提升的测试芯片自动化设计的技术与实现,以及提高多项目晶圆芯片成品 率的布局优化方法。本文的主要内容和创新点可以大致分为以下几个方面: 1.测试结构版图自动化生成研究 根据纳米级制造工艺特点以及对成品率数据分析需求,基于制造工艺的通用设计规 13 浙江大学博士学位论文 前言 。构(Comb),链状结构(Via 及制造工艺设计规则中不同图层的相关性特点,创造性的提出并实现了版图生成器,利 用版图生成器,结合各类测试结构的参数化建模,按照实验设计的要求完成了各类测试 结构的自动化生成,提高了测试芯片设计效率。 2.测试芯片自动化布局布线研究 针对传统Short 对测试结构布局和布线的建模,利用版图生成器设定测试结构引脚(Pin),根据测试结 构引脚和终端的连接net定义,实现测试芯片中测试结构的自动化布局,利用迷宫算法实 现引脚和终端的自动化连线,进一步提升了测试芯片设计效率。 3.可寻址测试芯片模块化设计方法研究 针对先进的可寻址测试芯片设计复杂、测试结构容量更大、对自动化设计要求更高 的特点,提出一种模块化可扩展的设计方法,该方法能够极大地减少PAD数目以及传输 门器件所占面积,可以实现对测试结构的精确的四端测量,测试结构尺寸和测试阵列规模 都具有良好的可扩展性,同时能够发现纳米级集成电路制造工艺的多种缺陷。 4.多项目晶圆芯片成品率提升的布局优化方法研究 提出了一种基于模拟退火(SA)算法的多项目晶圆布局方法,该方法充分考虑切割对 芯片的损耗情况,引入切割组的概念,利用模拟退火算法自动计算出最优布局结果,减 小切割损耗,提高多项目晶圆的芯片成品率。 1.4论文章节安排 本论文总共包含六个章节。各章节的内容安排如下: 第一章首先对半导体工艺流程、当前纳米级制造工艺及成品率缺失做了一个综述性 介绍,并探讨了工艺节点和工艺制程复杂度的趋势、成品率提升及其和降低芯片成本的 关系等,从而引出了课题研究的理论意义和实际价值,并简要阐述了本文研究内容的创 新点和论文的主要工作。 第二章对测试结构和测试芯片的现状、今后的发展趋势和面临的挑战做了一个综述, 并深入探讨本课题的研究意义和价值。 第三章针对测试芯片设计面临的工作量大、开发时间长的问题,对测试结构版图的 浙江大学博士学位论文 前言 生成进行研究,设计并实现版图生成器完成测试结构版图自动化生成,同时实现测试芯 片的自动化布局布线。 第四章针对测试芯片的最新技术——可寻址测试芯片,其设计更加复杂、测试结构 容量更大、对自动化设计要求更高的特点,提出一种模块化可扩展的设计方法,在提高 测试芯片面积利用率的同时,可以实现对测试结构的精确的四端测量,参数化的建模和 实现保证了测试结构尺寸和测试阵列规模都具有良好的可扩展性,同时能够发现纳米级 集成电路制造工艺的多种缺陷。 第五章深入剖析多项目晶圆中切割损耗对芯片成品率的影响,将切割损耗加入到优 化目标中,研究并提出了新的提高多项目晶圆芯片成品率的布局优化方法,并利用模拟 退火算法实现优化布局。 第六章对本文内容进行总结,并提出对今后工作的期望。 浙江大学博士学位论文 测试芯片的现状、发展趋势和挑战 第二章测试芯片的现状、发展趋势与挑战 测试结构广泛地应用在微电子领域,尤其是当前工艺技术日趋复杂,成本不断攀升的 情况下,他们在技术的研发、产品性能的检测和技术应用各个方面都扮演着重要的角色 结构和测试芯片对推动半导体工业不断增长和持续发展起着发动机的作用。 2~测试芯片的角色地位和重要性 艺制程的过程是按照从MOS管区域开始到连接金属层和通孔层、金属层之间的分质层的 顺序来制造的,金属层一般从三层到十层不等。 process襁糯 L 鹾戳麓4 闷 l拜治弼鼯娃F§£麟 髅嘲i3 mere} 翻 l鹳降}s 磊8剜灞lZ aria诵觞 [{呈l_掰~_·禺F !登。∥、坠 :已±:,、。鲢 隧……,矧幸嘲孵……, 豳_,,…璺嗣窖转韵霸………鋈 黻oSFE下s n-黼tl silklon p-qpe sut塔trale 图2.1CMOS管截面图 集成电路在过去几十年间一直按照摩尔定律在不停发展,最小特征尺寸不断减小, 芯片上集成的晶体管数目不断增加。图2.2是从1980年开始的集成电路最小特征尺寸和 浙江大学博士学位论文 测试芯片的现状、发展趋势和挑战 芯片上集成的晶体管数目趋势图。图中表明每2.3年市场上出现的CMOS产品就更新换 代一次,芯片上集成的晶体管数目增长一倍,同时最小特征尺寸减小到原来的70%左右。 工艺节点已经到达了22nm和14nm。 在每一次新的CMOS技术节点的开发过程中,测试结构既被频繁使用于制程的研发 过程也被用于器件性能的优化。在技术向制造的转换过程中,测试结构为成品率提升、 制程监控和反馈提供最优价值的数据,扮演者诊断者的重要角色。同时,测试结构还为 器件特性的表征与建模提供参考输入,为CMOS产品设计提供基本器件模型的原型[32, 33]。 在产品制造过程中,质量控制(Quality 的一小部分代表性样品来完成的,这样才能保证到达客户手中的产品符合设计规格。生 产制造过程中,如果在任一阶段发现测试样品性能超出设计规格的范围,就必须重新花 时间整合制程。尽管制程中的每一个步骤的偏差只是影响产品输出性能的一小部分,但 是只有这样才能够保持降低制造成本。最常用的制造过程中的质量监测方法有静态制程 Process 监控(sPc,Statistical Sigma)[36]Z种。而这三种方法都是通过实验设计(DOE,Design 本分析和质量曲线控制的。 薹 鼍 嚣 薹 塑 薹 盥 篓 霉 篷 I-- 也 ¥e鼗} 图2.2CMOS技术最小特征尺寸和晶体管数目趋势图 CMOS产品的研发和制造也是通过上述通用质量控制方法来检测制程和质量监控的。 上,而且制造成本非常昂贵。现在投资和运行一个半导体制造工厂一般都在几十亿美金 左右。同时,芯片的市场价格和客户产品对芯片的利用率都在持续下降。因此,半导体 浙江大学博士学位论文 测试芯片的现状、发展趋势和挑战 制造工厂都尽量使得生产线上的制造设备满负荷运转才能保证盈利。在这种情况下,半 导体制造的每一个步骤的制程监控和质量控制就变得越来越重要,以保障生产线上的成 本损耗最小。 CMOS工艺制程整合分为多个不同的阶段。早期阶段的制程如离子注入,刻蚀和化 学机械抛光等都是在独立的工具中完成。对于这些制程的监测手段有薄膜电阻监测 (Thin-filmresistivity 以及逻辑电路和内存模块

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